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用多片FPGA 进行ASIC 设计验证的分区和综合技术
作者:IC人才网 时间:2015-8-22 阅读:8214次

前言
在现在复杂的ASIC 设计中,校验(Verification)是最大的瓶颈。随着先进的半导体工艺技术不断前
进,随之带来的是ASIC 设计规模和设计复杂度的飞速增长,这使得传统的软件仿真工具已经无法完全解决
验证的问题。而且随着越来越多的需要处理大量实时数据的应用(如视频)出现,验证技术就要求能够在
接近实时频率的条件下进行验证。现在越来越多的ASIC 设计者自己设计FPGA 验证板来进行ASIC 设计验
证。用FPGA 验证ASIC 的好处是可以使软件的开发调试和ASIC 的开发调试并行的进行。
ASIC 的设计者在用FPGA 做验证和调试的时候会面临很多挑战。一个最大的问题就是即使是:最大
容量的FPGA 和复杂的ASIC 相比还是太小。这意味着设计者必须把他们的ASIC 设计分割到几块FPGA 中。
在作分割和FPGA 综合的时候,没有工具帮他们做出好的分割决定,也很难确定验证板的参数和设计。这
样设计者只能单调乏味的在分割、综合、板上实现几个步骤中重复,浪费大量的时间。
Certify 是SYNPLICITY 公司的新一代设计软件,它就是针对用FPGA 做ASIC 验证的设计。Certify
结合了RTL 多片分割和业界最好FPGA 综合技术。它是业界的第一个也是唯一一个针对使用多片FPGA 做
ASIC 验证的设计工具。

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